今天若米知识就给我们广大朋友来聊聊sbsettings怎么用,以下关于观点希望能帮助到您找到想要的答案。
QT4中setEnable和setDisable的区别
答1
．信息化的特征和定义。
信息化是指以信息、
知识为主要资源、以计算机、
数学为支撑、以信息处理为主要生产方式
的过程。
观点一：
信息化是一种过程，
是指随着人们受教育程度的提高而引起的知识信息的生产率的
提高过程，其本质就是知识化。
观点二：信息化就是在政治、经济、文化和社会生活的各个领域中普遍地采用信息技术。
观点三：信息化是指经济发展从以物质和能源为基础向以信息、知识为基础的转变过程。
观点四：信息化是指从事信息处理的部门以及各部门的信息活动
(
包括信息的生产、传输、
交换和利用
)
的作用在国民经济中相对扩大，并最终超过农业、工业、服务业的过程。
观点五：
信息化是指信息产业高度发达并且在国民经济中占优势地位的动态过程，
它体现了
由物质产品起主导作用向信息产品起主导作用的根本性转变。
观点六：
信息化是利用现代信息技术实现比较充分的信息资源共享，
以解决社会和经济发展
中出现的各种问题。
信息化的内涵和特征：
“四化”
“四性”
1.
智能化
1.
综合性
2.
电子化
2.
竞争性
3.
全球化
3.
渗透性
4.
非群体化
4.
开放性
2
．数字鸿沟的概念。
“在所有的国家，总有一些人拥有社会提供的最好的信息技术。他们有
最强大的计算机、最好的电话服务、
最快的网络服务，也受到了这方面的最好的教育。
另外
有一部分人，
他们出于各种原因不能接入最新的或最好的计算机、
最可靠的电话服务或最快
最方便的网络服务。这两部分人之间的差别，就是所谓的‘数字鸿沟’
。
”
由于信息技术的资源分配不均，
以及其所造成对于信息技术的运用的不平等，
导致国与国之
间、族群与族群、甚至个人与个人间产生“拥有（
Have
）
”与“未拥有（
Have-Not
）
”信息
技术资源的情形逐渐增加。
数字鸿沟是因地理区隔、族群、经济状况、性别，以及技术、知识及能力在使用因特
网等信息技术资源应用上差异所造成的差距。
3
．简述信息技术对社会的影响。
(
一
)
对思维方式的影响
思维主体：个人，人脑
---
群体，人
-
机
思维客体：现实世界
---
虚拟
思维中介：工业文明
---
网络技术和信息技术
(
二
)
对经济增长方式的影响
资源投入：高消耗、高污染
---
自然资源的日益枯
竭、工业污染的加剧、环境退化
技术进步
---
信息相关产业：生物技术、电子技术
---
新材料、新能源的开发和利用
(
三
)
对管理方式的影响
电子化管理：通过网络，以电子方式来履行管理的职
能，建立专门的系统、电子数据库。
(
四
)
对生活方式的影响
1.
思想大大的交流、渗透并相互影响
2.
工作方式发生了很大的变化
3.
访友、购物、会议、娱乐等事情都可能通过网络进行
面试问题100问（一）
答一共整理了100个题目。内容涵盖时序，功耗，PD，PV，工艺等方面，难度由简入繁，分为5个等级，难度指数说明如下：
1：常识，这个都回答不了的话回家先闭门思过啦。0~1年工作经验。
2：简单，面试前稍微准备一下应该都能回答。1~3年工作经验。
3：一般，稍微有一点难度，属于可能答不全的问题。3~5年经验。
4：较难，有难度的题目，通常要求有一定的综合性思考能力。5~7年经验
5：很难，非常有难度的题目，能回答出来基本都是后端专家了。7年经验。
我水平有限，有的题目难免会有错，大家可以把这100个题目用做面试前的练习题。如果这100个问题都能解答的话，相信面试官会非常头疼了。觉得有用的朋友可以多多转发哦！
PS：题目顺序随机排列，更易记牢
1. 请说说最近项目中遇到的一些问题？最后是如何解决的？（综合性，难度2）
2. 这块芯片类型是什么？用了哪种工艺？规模有多大？（综合性，难度1）
3. 你负责芯片里哪几个模块，有多少instances和hard macro （综合性，难度1）
4. 设计里面有哪些特殊IP，需要哪些特殊处理？遇到过哪些问题？（综合性，难度3）
5. Memory该如何摆放？说一说你知道的一些规则（Floorplan，难度3）
6. 摆放ICG cell时有什么注意事项？为什么ICG容易发生setup violation （Place，难度3）
7. 在Place之后出现setup violation，应该从哪几方面考虑解决？（Place，难度2）
8. 你负责的模块里面有多少clock，频率可以跑到多少？（CTS，难度1）
9. 你的clock tree 的结构是怎样的？CTS是采用何种策略？func与test clock如何处理？（CTS，难度3）
10. 你在长tree时遇到最棘手的问题是什么？最后怎么解决的。（CTS，难度3）
11. 设计中碰到了哪些congestion的问题？通过什么方法解决的？（Route，难度3）
12. 讲一下修复setup和hold的方法，buf应该插在path的什么位置？（ECO，难度2）
13. 如何修复noise violation？(ECO，难度2)
14. Signoff使用了多少个timing corner 列举一些（STA，难度2）
15. 列举几种setup和hold会出现互卡的情况？以及解决方法（ECO，难度3）
16. 你的项目里面有没有加timing derate？加了多少？为什么要加？（STA，难度3）
17. 这块芯片最后的功耗是多少？对降低芯片功耗采用了什么方法？（Power，难度3）
18. 如何修复IR-Drop, 你们公司signoff的静态动态IR drop是多少？（Power，难度2）
19. EM violation的形成原因，如何修复EM violation （Power，难度3）
20. 介绍一下PV在项目中的流程, 每个阶段应该做什么事情？（PV，难度3）
21. CTS的时候采用了哪些约束？比如CTS使用的cell， skew设置， CTS的corner， max_transition设置， routing layer设置， 是否做了preplace。（CTS，难度2）
22. 怎么添加shileding，哪些clock需要做shielding？shielding的大致比例大致是多少？（CTS，难度3）
23. 一个scan chain有两个时钟域的DFF，一个时钟域的DFF有1000个，另一个时钟域的DFF只有两个。这个chain里有hold violation, 应该如何解决？（CTS，难度3）
24. 生长clock tree时，为什么优先采用inverter （CTS，难度2）
25. High density区域的hold violation如何解决？（Place，难度3）
26. 为什么设计中一般不用最大和最小尺寸的cell （Place，难度3）
27. 有什么方法可以压缩芯片面积？（Floorplan，难度4）
28. 当chip中有PLL/DDR等analog IP的时候，位置要怎么确定？有哪些需要注意的地方？（Floorplan，难度4）
29. 后端拿到前端网表时，通常要做哪些基本检查？给客户哪些反馈？（综合性，难度4）
30. 做过ARM的cpu吗？说说你遇到的ARM的cpu上的物理设计难点？（综合性，难度4）
31. 说一说routing使用double cut via的好处和缺点？（Route，难度3）
32. 你用过哪些timing ECO的工具？说说用到的一些特殊的option（ECO，难度4）
33. 说一说你负责的block ，clock tree做到多长？列举一些可以减小clock latency的方法？（CTS，难度3）
34. POCV和AOCV的一些具体区别？（STA，难度2）
35. STA具体要负责哪些方面？（STA，难度4）
36. 功耗分为哪几类，分别和什么因素有关？（Power，难度4）
37. 谈一谈做过的先进工艺，与传统工艺有什么特殊的地方？从STA，PR，PV方面。（工艺，难度5）
38. 碰到formal fail的问题，后端应该如何debug （formal，难度4）
39. 有没有使用脚本修复setup和hold的经验，介绍一下实现的方法？（Tcl，难度4）
40. 说一说power analysis的具体流程？（Power，难度3）
41. 请问下level shifter在H2L和L2H的情况下，需要插入在input端还是output端，有什么要求？（Power，难度4）
42. 解释一下PBA下path mode和exhaustive mode两种模式计算timing的区别？（STA，难度3）
43. 请说一下写sdc时有哪些方面需要注意的？（STA，难度4）
44. min pulse width violation的产生原因？如何修复它呢 （ECO，难度3）
45. 如果我把一块metal的宽度变成原来的两倍，电阻是不是会变成原来的一半？（Route，难度3）
46. 如果我需要做短clock tree，为什么不能全部clock tree用最大的cell去推？（CTS，难度2）
47. 解释一下IO buffer的作用（Place，难度2）
48. OSC为什么要靠近PLL摆放？（Floorplan，难度3）
49. 有没有做过flipchip的设计？说说摆放bump时应该考虑哪些因素？（Floorplan，难度4）
50. 简单介绍一下你自己吧？（我是来凑数的，难度1）
51. 说说为什么想要跳槽？（我是来凑数的，难度1）
52. 下面我们用英语聊会天吧。（我是来凑数的，难度2）
53. Memory之间的间距该如何确定？需要考虑哪些因素？（Floorplan，难度3）
54. 你的设计里有用到multibit FF么，有什么需要注意的要点？（Place，难度4）
55. 6层金属的工艺，你的block应该选择怎么样的形状？竖状or横条状？（Floorplan，难度3）
56. 如何提高芯片的频率，谈谈你有什么想法？（综合性，难度4）
57. 说一说你在以往项目中是怎么解决critical path的SI问题的？（Route，难度3）
58. Antenna violation是如何计算的，列举几种修复Antenna violation的方法 往下跳线能不能解决？（ECO，难度4）
59. 使用useful skew 手动修复timing，需要考虑哪些条件？（ECO，难度3）
60. PR各个阶段采用了哪些timing corner？（STA，难度2）
61. sdc里面set_clock_group中， physical_exclusive, logically_exclusive, asynchronous三个option有什么区别，在计算noise时工具又会如何考虑他们？（STA，难度3）
62. 一条100um的导线延迟1ns，1000um的导线延迟是多少；如果每隔100um插一个buffer(延迟2ns)，总延迟又是多少？（STA，难度3）
63. 分享一下你的power mesh设计经验？（Power，难度4）
64. 有没有做过低功耗设计？谈谈Low power有哪些方法。（Power，难度4）
65. Calibre中，VIRTUAL CONNECT 这个option在什么情况使用, signoff可以用吗 （PV，难度3）
66. 知道FDSOI工艺么，与其他工艺有什么区别，在layout上有啥不一样，能画个buffer的layout？(工艺，难度4)
67. Power switch的enable pin怎么接 （Power，难度3）
68. 请用sdc语句描述下面这段path，数值可以自己任意指定（STA，难度5）
69. set_disable_timing和set_false_path用法上有什么区别？（STA，难度2）
70. 如果through pin A的margin是100p，through pin B的margin是200p，那么through pin A和pinB的margin是多少？（ECO，难度2）
71. max transition, max cap, max fanout之间有什么相互关系？应该优先修复哪种violation （ECO，难度3）
72. 如何完成RDL routing 说说你的经验（Route，难度4）
73. 请解释下ignore pin, stop pin, exclude pin，并说说什么情况下会用到它们？(CTS，难度3)
74. ICG cell的构造是怎么样的？为什么会发生ICG timing检查？有violation怎么解决？（CTS，难度3）
75. CTS工具是通过top down还是bottom up的方式来生成clock tree （EDA，难度5）
76. 说一下你项目工艺中用到的一些特殊的Physical cell. (Place，难度4)
77. 做过异形的floorplan吗？遇到过哪些问题？（Floorplan，难度4）
78. top的IO摆放要考虑哪些因素？（Floorplan，难度5）
79. 做顶层时，需要block pd提供你哪些数据？（综合性，难度4）
80. 为什么要加decap cell，是不是加的越多越好？（Place，难度4）
81. ICG clone发生在CTS的什么阶段？（CTS，难度3）
82. 如果发现我摆的一个Floorplan有很多Routing的DRC，你会如何解决？假如这个Design的utilization大概是60%左右。（Route，难度3）
83. 如何去debug一些unconstraint, no clock的path （STA，难度3）
84. 说一下crpr(cppr)对计算SI和OCV分别有什么影响？（STA，难度4）
85. ISO在各个power domain中如何添加，遵循什么原则？（Power，难度4）
86. LVS的时候发现source的port数量比layout的port数量少，该如何debug（PV，难度3）
87. 知道body bias么？物理上如何实现连接？ (工艺，难度3)
88. 请说一下PD每个阶段，uncertainty以及drv的一些设置考虑？（STA，难度3）
89. 修复hold时应该选用delay cell还是buffer两者各有什么优缺点（ECO，难度2）
90. 为什么channel拐角的地方容易发生metal short （Route，难度3）
91. 顶层的clock tree是怎么做的？和block 有什么区别？（CTS，难度5）
92. 你的设计里有用feedthrough么？说说是如何做的？（Floorplan，难度4）
93. 怎么提高design 的runtime 有什么见解？（综合性，难度4）
94. Setup和hold的计算是如何考虑SI的？（STA，难度2）
95. 跑full chip timing时，如何确保结果没问题呢，需要做哪些检查？（STA，难度4）
96. 知道Finfet工艺么？具体有什么特点，PR工具里有什么需要注意的？(工艺，难度4)
97. Analog ip的power能否给内部standard cell供电？为什么？(Power，难度3)
98. 如何初期评估一块芯片的面积，需要知道哪些条件？（Floorplan，难度4）
99. 某个模块的LVS报错，显示Incorrect net AVSS：VSS，VSS：AVSS，它们的物理连接和逻辑连接都没有错，分析一下可能的原因是什么 （PV，难度4）
100. 两条path有相同的hold violation，common path一条长，一条短，先修哪条？为什么？（ECO，难度5）
原文链接：
时钟树综合CTS要点
答时钟树综合定义
时钟树综合就是指从某个clock的root点长到各个sink点的clock buffer/inverter tree。工具试图将某个clock所属的所有sinks做到相同长度。从概念上，我们可以得到几个要点。
图1 时钟树
CTS之前你应该先搞清楚以下几点（非常重要）
clock的root点需要定义清楚。这个可以通过create_clock来定义。如果是create_generated_clock，它的master clock需要定义清楚。同时要求generate clock与master clock是可以trace通的
clock 的sinks
哪些clock是同步，哪些是异步的
分析时钟结构，大致画出其结构图。如果时钟结构比较复杂，建议编写CTS constraint，来引导工具build tree
定义好stop pin ignore pin exclude pin floating pin等
哪些clock是需要做inter-balance的
衡量时钟树的几大指标
合理的时钟结构能够加速Timing收敛（时钟树综合中级篇）
时钟树综合（clock tree synthesis）基础篇
设置DRC参数
设置max_transition max_capacitance max_fanout等参数。对于clock的max transition的设置，应该根据clock的频率来设置。高频率的clock，需要额外设置严格点。
指定clock inverter list
set_clock_tree_references -references $cts_clock_inv_list
set_clock_tree_references -references $cts_clock_inv_list -sizing_only
set_clock_tree_references -references $cts_clock_inv_list -delay_insertion_only
clock inverter cell list的选择往往比较有讲究。一般情况下fab都会给出建议。往往是驱动中等的几类cell。以TSMC28为例，官方建议clock inverter 应该选用三款cell，分别是CKND8，CKD12,CKD16的cell。
大驱动的clock inverter（比如CKND20,CKD24）容易出现 EM问题 。
而小驱动的clock inverter（比如CKND2）,受PVT影响比较大，容易出现 较大的工艺偏差 。
用build clock tree的clock inverter 必须使用LVT或者SVT，而且必须保证clock tree上只有一种VT。HVT cell禁止使用在clock tree上，因为工艺偏差较大，导致signoff的timing和实测严重不match，甚至导致功能错误。
设置don’t_use cell list
设置floating pin和inter-clock balance
很多时候我们为了将某些reg做短（可能是timing考虑，可能是clock latency的要求），此时需要设置floating pin。有的hierarchical design，我们需要告诉工具子模块中的clock latency长度，也要设置floating pin。
当两个时钟并不是同步的，但是他们的某些register会进行talk。默认情况下，CTS build CLOCK1和CLOCK2时，会各自build clock tree，不会做inter-clock balance，如图2所示。
图2 未做inter-clock balance
因此，我们需要设置inter-clock balance选项。设置命令如下：
set_inter_clock_delay_options -balance_group "Clk1 Clk2" -balance_group_name group2
图3 inter-clock balance后
设置NDR rule
为了防止clock上的SI和EM，我们需要对时钟信号线进行non-default rule的设置。通常设置两倍宽度，两倍间距（当然也有更大，根据实际情况进行更改）。
define_routing_rule CTS_NDR_RULE
-widths { M2 0.15 M3 0.15 M4 0.15 M5 0.15 M6 0.15 }
-spacings { M2 0.15 M3 0.15 M4 0.15 M5 0.15 M6 0.15 }
由于标准单元出pin大部分是M1/M2，如果设置ndr rule，会导致很多DRC。因此，可以将最leaf端采用默认的线宽和线间距来走线。
set_clock_tree_options -routing_rule_ rule -use_default_routing_for_sinks 1
为了使得clock tree质量更好，我们往往将高层用来作为时钟信号的走线。
set_clock_tree_options -layer_list {M7 M8}
图4 NDR setting
除了对clock net 设置NDR外，还需要对某些对时钟质量要求比较高的clock，进行shielding。
route_zrt_group -all_clock_nets
图5 shielding 示意图
define_routing_rule ${rule_prefix}_shielding_rule -default_reference_rule
-widths { M2 0.10 M3 0.10 M4 0.10 M5 0.10 M6 0.20 }
-spacings { M2 0.05 M3 0.05 M4 0.05 M5 0.05 M6 0.10 }
-shield_widths { M2 0.05 M3 0.05 M4 0.05 M5 0.05 M6 0.10 }
-shield_spacings { M2 0.05 M3 0.05 M4 0.05 M5 0.05 M6 0.10 }
create_zrt_shield -mode reshield -with_ground VSS -nets $shielding_nets -align_to_shape_end true
Apply IO Latency
set_latency_adjustment_options -from_clock clk -to_clock virtual_clk(如果IO port是用virtual clock 来constraint的，通过此命令来进行IO Latency的apply)
update_clock_latency
图6 IO Latency adjustment
时钟树综合后需要将clock tree上的cell进行mark，防止工具后续进行timing优化而对clock tree进行改动。
mark_clock_tree -clock_trees [all_clocks] -clock_synthesized
build clock tree的两种方法
comile_clock_tree和optimize_clock_tree
clock_opt -only_cts
大家可以分别用这两种方法去实践下，结果。
查看时钟树结果
可以从log中看到每个clock 长tree的情况，比如clock latency,clock skew, 某个clock domain中最长的clock path和最短的clock path。
图7 时钟树综合log
同时，还可以通过以下命令来查看更多关于clock tree的信息。
report_clock_tree -clock_trees CLK -structure -drc_violators –summary
时钟树结果主要focus on clock skew, clock latency。 查看工具做出来的skew和latency是否符合设计要求，是否是最优的。如果不是，请根据实际情况进行调整和优化。
原文链接： 数字后端实现之时钟树综合实践篇 - 知乎 (zhihu.com)
Qt-setDisable和setEnable的区别
答setEnable和setDisable之间的区别就是没区别。
setDisable就是对于输入参数置反，再传入setEnable，甚至都是inline的。
那么设置了setEnable之后，有什么效果呢，貌似是没有效果
如果这是一个QAction，在点击的时候还是会激发trigger事件，证据在源码中
源码中的trigger slot实际执行activate函数，函数在发射triggered信号的过程中，丝毫没有判断有没有enable，只是对checkable进行了判断。
怪不得代码里设置了disable的QAction，还是可以接受点击事件。真搞不懂，QT到底是怎么生存下来的。
也搞不懂，CSDN是怎么生存下来的，登录过程这么卡。
人天天都会学到一点东西，往往所学到的是发现昨日学到的是错的。从上文的内容，我们可以清楚地了解到sbsettings怎么用。如需更深入了解，可以看看若米知识的其他内容。
